###############################################################################
# Created by write_sdc
# Mon Jul  1 14:05:42 2024
###############################################################################
current_design fpga_top
###############################################################################
# Timing Constraints
###############################################################################
create_clock -name CLK50M -period 1.0000 [get_ports {CLK50M}]
set_input_delay 0.2000 -clock [get_clocks {CLK50M}] -add_delay [get_ports {CAN_RX}]
set_output_delay 0.2000 -clock [get_clocks {CLK50M}] -add_delay [get_ports {CAN_TX}]
set_output_delay 0.2000 -clock [get_clocks {CLK50M}] -add_delay [get_ports {UART_TX}]
###############################################################################
# Environment
###############################################################################
###############################################################################
# Design Rules
###############################################################################
